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内存架构怎么影响存储器系统的性能

2019-09-15    

  自20世纪90年代中期以来,内存技术大多根据其运行速度来命名。 PC100 SD设备将以100MHz数据速率运行,PC133以133MHz数据速率运行,依此类推。虽然这种品牌推广惯例的变化随着时间的推移而发生变化,但大多数都让潜在买家了解

  简单地说,大多数存储器技术,实际上是当今所有的主流存储器技术,已经为自己打上了峰值数据速率,这一直是并将继续成为计算时的最重要因素之一。记忆系统的性能。然而,在真实系统中运行的存储器设备在100%的时间内不以其峰值数据速率运行。

  从写入切换到读取,在特定时间访问某些地址以及刷新数据都需要在数据总线上保持一定的不活动状态,从而无法充分利用内存通道。另外,宽并行总线和DRAM核心预取都经常导致不必要的大数据访问。

  内存控制器在给定时间内可以访问的可用数据量称为有效数据速率,并且高度依赖于系统的特定应用程序。有效数据速率随时间变化,通常远低于峰值数据速率。在某些系统中,有效数据速率可降至峰值数据速率的10%以下。

  通常,这些系统可以从内存技术的变化中受益,从而产生更高的有效数据速率。在CPU的产品领域也存在类似的现象,近年来AMD和Transmeta等公司表明,在测量基于CPU的系统的性能时,时钟频率并不是唯一重要的因素。

  内存技术也已经成熟到高峰和有效数据速率可能与之前不匹配的程度。虽然峰值数据速率仍然是存储器技术的最重要参数之一,但是其他架构参数可以极大地影响存储器系统的性能。

  有几类参数影响有效数据速率,其中一类会导致不活动时间段到数据总线上。在这个类中的参数中,总线周转,行周期时间,CAS延迟和RAS到CAS延迟(tRCD)导致许多系统架构师的大多数延迟问题。

  总线周转本身会在数据通道上造成很长时间的不活动。以GDDR3系统为例,该系统不断将数据写入存储设备的打开页面。在此期间,存储系统的有效数据速率与其峰值数据速率相匹配。

  但是,现在假设在100个时钟周期内,存储器控制器从读取切换到写入。由于此开关的惩罚是六个周期,因此有效数据速率降至峰值数据速率的94%。如果在这100个周期内,存储器控制器将总线从写入切换回读取,则会丢失更多周期。

  这种内存技术在从写入切换到读取时需要15个空闲周期,进一步将有效数据速率降低到峰值数据速率的79%。表1显示了几种高性能存储器技术的相同计算结果。

  显然,所有的内存技术都不是平等的。需要许多总线周转的系统设计人员可以从选择XDR,RDRAM或DDR2等更高效的技术中受益。另一方面,如果系统可以将事务分组为非常长的写入和读取序列,则总线转向对有效带宽的影响最小。但是,其他延迟增加现象(如银行冲突)可能会通过降低有效带宽对其性能产生负面影响。

  DRAM技术都要求银行的页面或行在访问之前打开。一旦打开,在经过称为行周期时间(tRC)的最小时间段之前,不能打开同一存储体中的不同页面。对开放银行的不同页面的存储器访问被称为页面未命中,并且可能导致与tRC间隔的任何未满足部分相关联的延迟惩罚。

  对于尚未开放足够周期以满足tRC间隔的银行的页面未命中被称为银行冲突。虽然tRC确定了银行冲突延迟的大小,但是在给定DRAM中可用的银行将直接影响银行冲突发生的频率。

  大多数存储器技术有四个或八个存储体,并且在几十个周期内具有tRC值。在随机工作负载下,具有八个存储区核心的存储库冲突将比具有四个存储区核心的存储体冲突更少。虽然tRC和银行计数之间的相互作用很复杂,但它们的累积影响可以通过多种方式量化。

  在第二种情况下,每个事务都以一个随机生成的地址为目标。在这里,遇到银行冲突的可能性取决于许多因素,包括tRC与存储器核心中存储体数量的相互作用。 tRC值越小,开放页面越早循环,导致银行冲突处罚越低。此外,存储器技术具有的存储体越多,存储体随机地址访问冲突的可能性就越低。

  在第三种情况下,每个事务都是页面命中,在打开的页面中寻址各种列地址。控制器不需要访问封闭页面,允许100%的总线利用率,从而实现有效数据速率等于峰值数据速率的理想情况。

  虽然第一和第三种情况涉及相当简单的计算,但随机情况受到DRAM或存储器接口中未特别包含的其他功能的影响。内存控制器仲裁和排队可以大大提高银行冲突率,因为可以发出更多可能的非冲突事务而不是那些导致银行冲突的事务。

  但是,添加内存队列深度并不一定会增加两种不同内存技术之间的相对有效数据速率。例如,即使增加了内存控制器队列深度,XDR的有效数据速率也比GDDR3高20%。这种差异的存在主要是由于XDR的银行数量较多且tRC值较低。通常,较短的tRC间隔,较高的存储体计数和较大的控制器队列会导致较高的有效带宽。

  许多限制效率的现象实际上是与行访问粒度相关的问题。 tRC约束基本上要求内存控制器从新打开的行访问一定数量的数据,以确保数据管道保持满员。实质上,为了保持数据总线不间断运行,打开一行后必须读取最少量的数据,即使不需要额外的数据。

  降低内存系统有效带宽的另一类主要特性属于列访问粒度类别,它决定了每个单独的读写操作必须传输多少数据。相反,行访问粒度决定了每行激活需要多少单独的读写操作(通常称为每个RAS的CAS操作)。

  列访问粒度也可能对有效数据速率产生很大的影响,但影响较小。由于它规定了单次读取或写入中传输的最小数据量,因此列访问粒度对通常一次只需要少量数据的系统造成问题。例如,一个16字节访问粒度的系统,每两行需要8个字节,必须读取总共32个字节才能访问这两个位置。

  由于只需要32个字节中的16个,系统经历了有效数据速率降低,相当于其峰值数据速率的50%。两个体系结构参数决定了内存系统的访问粒度:总线宽度和突发长度。

  总线宽度是指连接在内存控制器和内存设备之间的数据跟踪总数。它设置了最小访问粒度,因为每个数据跟踪必须为给定的内存事务携带至少一位数据。反过来,突发长度指定每个通道必须为给定事务携带的位数。每个事务每个数据跟踪发送一位数据的存储器技术据说具有一个突发长度。总列访问粒度很简单:

  许多系统架构师仅通过添加来增加内存系统的可用带宽更多的DRAM设备和增加内存总线MHz数据速率的四个链路为您提供1.6GHz的总峰值带宽,则八个链路将为您提供3.2GHz。添加DRAM设备,电路板上的更多迹线以及ASIC上的相应引脚使总聚合峰值带宽加倍。

  表2显示了使用不同内存技术和总线宽度可实现的总聚合峰值带宽以及每种配置所需的总控制器引脚数。

  然而,此增益是有代价的。首先,主要关注挤出每一盎司峰值带宽的架构师已经达到了他们在物理上设计其内存总线的宽度的可行最大值。找到具有256或甚至512位宽存储器总线的图形控制器并不罕见,这些存储器总线个或更多控制器引脚。

  封装设计人员,ASIC布局规划人员和电路板设计人员无法找到要布线的区域这些信号使用廉价的,商业上可行的手段。仅增加总线宽度以获得更高的峰值数据速率的另一个问题导致从列访问粒度限制减少的有效带宽。

  假设特定存储器技术的突发长度等于1,则对于单个存储器事务,512位宽系统的访问粒度为512位(或64字节)。如果控制器只需要较小块的数据,则会浪费剩余数据,从而降低系统的有效数据速率。

  例如,一个控制器只需要来自前面提到的内存系统的32字节数据将浪费剩余的32个字节,导致有效数据速率等于峰值数据速率的50%。请记住,这些计算都假定突发长度为1。随着存储器接口数据速率的增加趋势,大多数新技术的最小突发长度大于1。

  称为核心预取的功能主要负责最小突发长度的增加。 DRAM核心电路无法跟上I/O电路速度的急剧增加。由于无法再从内核串行获取数据以满足控制器请求,因此内核通常会为I/O提供远大于DRAM总线宽度的数据集。

  本质上,核心向接口电路传输足够的数据以使其保持足够长的时间以使核心为下一个操作做好准备。例如,假设DRAM核心只能每纳秒响应一次操作。但是,该接口可以维持每纳秒两位的数据速率。

  DRAM内核不是浪费接口的一半功能,而是每次操作取两个位而不是一个。在接口传输数据之后,核心已准备好响应下一个请求而没有任何延迟。添加的核心预取导致最小突发长度增加2,并将直接影响列访问粒度。

  对于添加到总线宽度的每个附加信号,存储器接口将传输另外两位数据。因此,最小突发长度为2的512位宽存储器系统的访问粒度等于1,024位(128字节)。许多系统对最小访问粒度问题不敏感,因为它们以非常大的块访问数据。但是,有些系统依靠内存系统来提供小型数据单元,并从使用更窄,更高效的内存技术中受益。

  有效数据速率变得越来越重要存储器技术提高其峰值数据速率。在做出内存决策时,设计人员必须深入研究已发布的内存规范,并了解特定技术的功能如何与手头的应用程序进行交互。

  内存系统设计人员必须超越峰值数据速率规范,就像CPU设计人员逐渐停止使用千兆赫作为唯一的性能指标一样。虽然峰值数据速率在内存接口方面仍然是最重要规范的标题,但有效数据速率开始为系统设计人员和架构师提供空间。明天产品的性能将在很大程度上取决于其内存系统的有效利用。

  Victor Echevarria是Rambus公司内存接口部的RDRAM产品经理。他于2002年加入Rambus担任系统工程师。在加入Rambus之前,Victor与安捷伦科技公司合作,后者开发了用于高速数字采样示波器的软件。

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  TLC5958 具有 48k 位存储器的 48 通道、16 位 PWM LED 驱动器

  信息描述TLC5958 是一款 48 通道恒流灌电流驱动器,适用于占空比为 1 至 32 的多路复用系统。 每个通道都具有单独可调的 65536 步长脉宽调制 (PWM) 灰度 (GS)。采用 48K 位显示存储器以提升视觉刷新率,同时降低 GS 数据写入频率。输出通道分为三组,每组含 16 个通道。 各组都具有 512 步长颜色亮度控制 (CC) 功能。 全部 48 通道的最大电流值可通过 8 步长全局亮度控制 (BC) 功能设置。 CC 和 BC 可用于调节 LED 驱动器之间的亮度偏差。 可通过一个串行接口端口访问 GS、CC 和 BC 数据。如需应用手册:,请通过电子邮件发送请求。TLC5958 有一个错误标志:LED 开路检测 (LOD),可通过串行接口端口读取。 TLC5958 还具有节电模式,可在全部输出关闭后将总流耗设为 0.8mA(典型值)。特性 48 通道恒流灌电流输出具有最大亮度控制 (BC)/最大颜色亮度控制 (CC) 数据的灌电流: 5VCC 时为 25mA 3.3VCC 时为 20mA 全局亮度控制 (BC):3 位(8 步长) 每个颜色组的颜色亮度控制 (CC):9 位(512 步长),三组使用多路复用增强型光谱 (ES) PWM 进行灰度 (GS) 控制:16 位 支持 32 路多路复用的 48K 位灰度数据...

  TPS59116 全套 DDR、DDR2 和 DDR3 存储器功率解决方案、用于嵌入式计算的同步降压控制器

  信息描述 The TPS59116 provides a complete power supply for DDR/SSTL-2, DDR2/SSTL-18, and DDR3 memory systems. It integrates a synchronous buck controller with a 3-A sink/source tracking linear regulator and buffered low noise reference. The TPS59116 offers the lowest total solution cost in systems where space is at a premium. The TPS59116 synchronous controller runs fixed 400-kHz pseudo-constant frequency PWM with an adaptive on-time control that can be configured in D-CAP™ Mode for ease of use and fastest transient response or in current mode to support ceramic output capacitors. The 3-A sink/source LDO maintains fast transient response only requiring 20-µF (2 × 10 µF) of ceramic output capacitance. In addition, the LDO supply input is available externally to significantly reduce the total power losses. The TPS59116 supports all of the sleep state controls placing VTT at high-Z in S3 (suspend to RAM) and dischargin...

  TPS53317A 用于 DDR 存储器终端的 6A 输出 D-CAP+ 模式同步降压集成 FET 转换器

  信息描述 TPS53317A 器件是一款设计为主要用于 DDR 终端的集成场效应晶体管 (FET) 同步降压稳压器。 它能够提供一个值为 ½ VDDQ的经稳压输出,此输出具有吸收电流和源电流功能。TPS53317A 器件采用 D-CAP+ 运行模式,简单易用,所需外部组件数较少并可提供快速瞬态响应。 该器件还可用于其他电流要求高达 6A 的负载点 (POL) 稳压应用。此外,该器件支持具有严格电压调节功能的 6A 完整灌电流输出。该器件具有两种开关频率设定值(600kHz 和 1MHz),可提供集成压降支持、外部跟踪功能、预偏置启动、输出软放电、集成自举开关、电源正常功能、V5IN 引脚欠压锁定 (UVLO) 保护功能,支持采用陶瓷和 SP/POSCAP 电容。 该器件支持的输入电压最高可达 6V,而输出电压在 0.45V 至 2.0V 范围内可调。TPS53317A 器件采用 3.5mm × 4mm 20 引脚超薄四方扁平无引线 (VQFN) 封装(绿色环保,符合 RoHS 标准并且无铅),其中应用了 TI 专有的集成 MOSFET 和封装技术,其额定运行温度范围为 –40°C 至 85°C。特性 采用 TI 专有的集成金属氧化物半导体场效应晶体管 (MOSFET) 和封装技术支持 DDR 内存...

  TPS51716 完整 DDR2、DDR3 和 DDR3L 存储器功率解决方案同步降压

  信息描述 TPS51716 用最少总体成本和最小空间提供一个针对 DDR2,DDR3,DDR3L 和 LPDDR3 内存系统的完整电源。 它集成了同步降压稳压器控制器 (VDDQ),此控制器具有 2A 灌电流/拉电流跟踪 LDO (VTT) 和经缓冲的低噪声基准 (VTTREF)。 TPS51716 采用与 500kHz 或 670kHz 工作频率相耦合的 D-CAP2™ 模式,此模式在无需外部补偿电路的情况下可支持陶瓷输出电容器。 VTTREF 跟踪 VDDQ/2 的精度高达 0.8%。 能够提供 2A 灌电流/拉电流峰值电流功能的 VTT 只需 10μF 的陶瓷电容器。 此外,此器件特有一个专用的 LDO 电源输入。TPS51716 提供丰富、实用的功能以及出色的电源性能。 它支持灵活功率级控制,将 VTT 置于 S3 中的高阻抗状态并在 S4/S5 状态中将 VDDQ,VTT 和 VTTREF 放电(软关闭)。 它包括具有低侧 MOSFET RDS(接通)感测的可编程 OCL,OVP/UVP/UVLO 和热关断保护。TPS51716 从 TI 出厂时采用 20引脚,3mm x 3mm QFN 封装并且其额定环境温度范围介于 -40°C 至 85°C 之间。特性 同步降压控制器 (VDDQ)转换电压范围:3V 至 28V输出...

  TPS51216 DDR2/3/3L/4 存储器电源解决方案同步降压控制器,2A LDO,缓冲参考

  信息描述 The TPS51216 provides a complete power supply for DDR2, DDR3 and DDR3L memory systems in the lowest total cost and minimum space. It integrates a synchronous buck regulator controller (VDDQ) with a 2-A sink/source tracking LDO (VTT) and buffered low noise reference (VTTREF). The TPS51216 employs D-CAP™ mode coupled with 300 kHz/400 kHz frequencies for ease-of-use and fast transient response. The VTTREF tracks VDDQ/2 within excellent 0.8% accuracy. The VTT, which provides 2-A sink/source peak current capabilities, requires only 10-μF of ceramic capacitance. In addition, adedicated LDO supply input is available.The TPS51216 provides rich useful functions as well as excellent power supply performance. It supports flexible power state control, placing VTT at high-Z in S3 and discharging VDDQ, VTT and VTTREF (soft-off) in S4/S5 state. Programmable OCL with low-side MOSFET RDS(...

  AD5175 单通道、1024位数字变阻器,配有I²C接口和50-TP存储器

  信息优势和特点 单通道、1024位分辨率 标称电阻:10 kΩ 50次可编程(50-TP)游标存储器 温度系数(变阻器模式):35 ppm/°C 单电源供电:2.7 V至5.5 V 双电源供电:±2.5 V至±2.75 V(交流或双极性工作模式) I2C兼容型接口 游标设置和存储器回读 上电时从存储器刷新 电阻容差存储在存储器中 薄型LFCSP、10引脚、3 mm x 3 mm x 0.8 mm封装 紧凑型MSOP、10引脚、3 mm × 4.9 mm × 1.1 mm封装产品详情AD5175是一款单通道1024位数字变阻器,集业界领先的可变电阻性能与非易失性存储器(NVM)于一体,采用紧凑型封装。该器件既可以采用±2.5 V至±2.75 V的双电源供电,也可以采用2.7 V至5.5 V的单电源供电,并提供50次可编程(50-TP)存储器。AD5175的游标设置可通过I²C兼容型数字接口控制。将电阻值编程写入50-TP存储器之前,可进行无限次调整。AD5175不需要任何外部电压源来帮助熔断熔丝,并提供50次永久编程的机会。在50-TP激活期间,一个永久熔断熔丝指令会将电阻位置固定(类似于将环氧树脂涂在机械式调整器上)。AD5175提供3 mm × 3 mm 10引脚LFCSP和10引脚MSOP两种封装。保证工作温度范围为−40°C至+125°C扩展...

  AD5174 单通道、1024位数字变阻器,配有SPI接口和50-TP存储器

  信息优势和特点 单通道、1024位分辨率 标称电阻:10 kΩ 50次可编程(50-TP)游标存储器 温度系数(变阻器模式):35 ppm/°C 单电源供电:2.7 V至5.5 V 双电源供电:±2.5 V至±2.75 V(交流或双极性工作模式) SPI兼容型接口 游标设置和存储器回读 上电时从存储器刷新 电阻容差存储在存储器中 薄型LFCSP、10引脚、3 mm x 3 mm x 0.8 mm封装 紧凑型MSOP、10引脚、3 mm × 4.9 mm × 1.1 mm封装产品详情AD5174是一款单通道1024位数字变阻器,集业界领先的可变电阻性能与非易失性存储器(NVM)于一体,采用紧凑型封装。 该器件既可以采用±2.5 V至±2.75 V的双电源供电,也可以采用2.7 V至5.5 V的单电源供电,并提供50次可编程(50-TP)存储器。AD5174的游标设置可通过SPI数字接口控制。将电阻值编程写入50-TP存储器之前,可进行无限次调整。AD5174不需要任何外部电压源来帮助熔断熔丝,并提供50次永久编程的机会。在50-TP激活期间,一个永久熔断熔丝指令会将电阻位置固定(类似于将环氧树脂涂在机械式调整器上)。AD5174提供3 mm × 3 mm 10引脚LFCSP和10引脚MSOP两种封装。保证工作温度范围为−40°C至+125°C扩展工业...

  AD5292 单通道、1%端到端电阻容差(R-TOL)、1024位数字电位计,具有20次可编程存储器

  信息优势和特点 单通道、256/1024位分辨率 标称电阻:20 kΩ、50 kΩ和100 kΩ 标称电阻容差误差(电阻性能模式):±1%(最大值) 20次可编程游标存储器 温度系数(变阻器模式):35 ppm/°C 分压器温度系数:5 ppm/°C +9V至+33V单电源供电 ±9V至±16.5V双电源供电 欲了解更多特性,请参考数据手册 下载AD5292-EP (Rev 0)数据手册(pdf) 温度范围:−55°C至+125°C 受控制造基线 唯一封装/测试厂 唯一制造厂 增强型产品变更通知 认证数据可应要求提供 V62/12616 DSCC图纸号产品详情AD5292是一款单通道1024位数字电位计1,集业界领先的可变电阻性能与非易失性存储器(NVM)于一体,采用紧凑型封装。这些器件能够在宽电压范围内工作,支持±10.5 V至±16.5 V的双电源供电和+21 V至+33 V的单电源供电,同时确保端到端电阻容差误差小于1%,并具有20次可编程(20-TP)存储器。业界领先的保证低电阻容差误差特性可以简化开环应用,以及精密校准与容差匹配应用。AD5291和AD5292的游标设置可通过SPI数字接口控制。将电阻值编程写入20-TP存储器之前,可进行无限次调整。这些器件不需要任何外部电压源来帮助熔断熔丝,并提供20次永久编程的机...

  AD5291 单通道、1%端到端电阻容差(R-Tol)、256位数字电位计,具有20次可编程存储器

  信息优势和特点 单通道、256/1024位分辨率 标称电阻:20 kΩ, 50 kΩ和 100 kΩ 校准的标称电阻容差:±1%(电阻性能模式) 20次可编程 温度系数(变阻器模式):35 ppm/°C 温度系数(分压器模式):5 ppm/°C +9 V 至 +33 V 单电源供电 ±9 V至±16.5 V 双电源供电 欲了解更多特性,请参考数据手册 产品详情AD5291/AD5292属于ADI公司的digiPOT+™ 电位计系列,分别是单通道256/1024位数字电位计1 ,集业界领先的可变电阻性能与非易失性存储器(NVM)于一体,采用紧凑型封装。这些器件的工作电压范围很宽,既可以采用±10.5 V至±16.5 V双电源供电,也可以采用+21 V至+33 V单电源供电,同时端到端电阻容差误差小于1%,并提供20次可编程(20-TP)存储器。业界领先的保证低电阻容差误差特性可以简化开环应用,以及精密校准与容差匹配应用。AD5291/AD5292的游标设置可通过SPI数字接口控制。将电阻值编程写入20-TP存储器之前,可进行无限次调整。这些器件不需要任何外部电压源来帮助熔断熔丝,并提供20次永久编程的机会。在20-TP激活期间,一个永久熔断熔丝指令会将游标位置固定(类似于将环氧树脂涂在机械式调整器上)。AD5291/AD52...

  信息优势和特点 四通道、64位分辨率 1 kΩ, 10 kΩ, 50 kΩ, 100 kΩ 非易失性存储器1 存储游标设置,并具有写保护功能 上电恢复至EEMEM设置,刷新时间典型值为300 µs EEMEM重写时间:540 µs(典型值) 电阻容差存储在非易失性存储器中 EEMEM提供12个额外字节,可存储用户自定义信息 I2C兼容型串行接口 直接读写RDAC2 和EEMEM寄存器 预定义线性递增/递减命令 预定义±6 dB阶跃变化命令 欲了解更多信息,请参考数据手册产品详情AD5253/AD5254分别是64/256位、四通道、I2C®, 采用非易失性存储器的数字控制电位计,可实现与机械电位计、调整器和可变电阻相同的电子调整功能。AD5253/AD5254具有多功能编程能力,可以提供多种工作模式,包括读写RDAC和EEMEM寄存器、电阻的递增/递减、电阻以±6 dB的比例变化、游标设置回读,并额外提供EEMEM用于存储用户自定义信息,如其它器件的存储器数据、查找表或系统识别信息等。主控I2C控制器可以将任何64/256步游标设置写入RDAC寄存器,并将其存储在EEMEM中。存储设置之后,系统上电时这些设置将自动恢复至RDAC寄存器;也可以动态恢复这些设置。在同步或异步通...

  AD5254 四通道、256位、 I2C 、非易失性存储器、数字电位计

  信息优势和特点 四通道、256位分辨率 1 kΩ, 10 kΩ, 50 kΩ, 100 kΩ 非易失性存储器1存储游标设置,并具有写保护功能 上电恢复为EEMEM设置,刷新时间典型值为300 µs EEMEM重写时间:540 µs(典型值) 电阻容差存储在非易失性存储器中 EEMEM提供12个额外字节,可存储用户自定义信息 I2C兼容型串行接口 直接读/写RDAC2 和EEMEM寄存器 预定义线性递增/递减命令 预定义±6 dB阶跃变化命令 欲了解更多特性,请参考数据手册产品详情AD5253/AD5254分别是64/256位、四通道、I2C®, 采用非易失性存储器的数字控制电位计,可实现与机械电位计、调整器和可变电阻相同的电子调整功能。AD5253/AD5254具有多功能编程能力,可以提供多种工作模式,包括读写RDAC和EEMEM寄存器、电阻的递增/递减、电阻以±6 dB的比例变化、游标设置回读,并额外提供EEMEM用于存储用户自定义信息,如其它器件的存储器数据、查找表或系统识别信息等。主控I2C控制器可以将任何64/256步游标设置写入RDAC寄存器,并将其存储在EEMEM中。存储设置之后,系统上电时这些设置将自动恢复至RDAC寄存器;也可以动态恢复这些设置。在同步或异步通...

  信息优势和特点 非易失性存储器可保存游标设置 电阻容差存储在非易失性存储器中 1 k Ω, 10 k Ω, 50 k Ω 100 k Ω I2C 兼容型串行接口 游标设置回读功能 线性递增/递减预定义指令 ±6 dB对数阶梯式递增/递减预定义指令 单电源:2.7 V至5.5 V 逻辑操作电压:3 V至5 V 上电复位至EEMEM设置,刷新时间小于1 ms 非易失性存储器写保护 数据保留期限:100年(典型值, TA = 55°C )产品详情AD5252是一款双通道、数字控制可变电阻(VR),具有256位分辨率。它可实现与电位计或可变电阻相同的电子调整功能。该器件通过微控制器实现多功能编程,可以提供多种工作与调整模式。在直接编程模式下,可以从微控制器直接加载RDAC寄存器的预设置。在另一种主要工作模式下,可以用以前存储在EEMEM寄存器中的设置更新RDAC寄存器。当更改RDAC寄存器以确立新的游标位时,可以通过执行EEMEM保存操作,将该设置值保存在EEMEM中。一旦将设置保存在EEMEM寄存器之后,这些值就可以自动传输至RDAC寄存器,以便在系统上电时设置游标位。这种操作由内部预设选通脉冲使能;也可以从外部访问预设值。基本调整模式就是在游标位设置(RDAC)寄...

  信息优势和特点 非易失性存储器保存游标设置 电阻容差存储在非易失性存储器中 1 k Ω, 10 k Ω, 50 k Ω 100 k Ω I2C 兼容型串行接口 游标设置回读功能 线性递增/递减预定义指令 ±6 dB对数阶梯式递增/递减预定义指令 单电源:2.7 V至5.5 V 逻辑操作电压:3 V至5 V 上电复位至EEMEM设置,刷新时间小于1 ms 非易失性存储器写保护 数据保持能力:100年(典型值,TA = 55°C )产品详情AD5251是一款双通道、数字控制可变电阻(VR),具有64位分辨率。它可实现与电位计或可变电阻相同的电子调整功能。该器件通过微控制器实现多功能编程,可以提供多种工作与调整模式。在直接编程模式下,可以从微控制器直接加载RDAC寄存器的预设置。在另一种主要工作模式下,可以用以前存储在EEMEM寄存器中的设置更新RDAC寄存器。当更改RDAC寄存器以确立新的游标位时,可以通过执行EEMEM保存操作,将该设置值保存在EEMEM中。一旦将设置保存在EEMEM寄存器之后,这些值就可以自动传输至RDAC寄存器,以便在系统上电时设置游标位。这种操作由内部预设选通脉冲使能;也可以从外部访问预设值。基本调整模式就是在游标位设置(RDAC)寄存器...

  信息优势和特点 双通道、1024位分辨率 标称电阻:25 kΩ、250 kΩ 标称电阻容差误差:±8%(最大值) 低温度系数:35 ppm/°C 2.7 V至5 V单电源或±2.5 V双电源 SPI兼容型串行接口 非易失性存储器存储游标设置 加电刷新EEMEM设置 永久性存储器写保护 电阻容差储存于EEMEM中 26字节额外非易失性存储器,用于存储用户定义信息 1M编程周期 典型数据保留期:100年 下载AD5235-EP数据手册 (pdf) 温度范围:-40℃至+125°C 受控制造基线 一个装配/测试厂 一个制造厂 增强型产品变更通知 认证数据可应要求提供 V62/11605 DSCC图纸号产品详情AD5235是一款双通道非易失性存储器1、数控电位计2,拥有1024阶跃分辨率,保证最大低电阻容差误差为±8%。该器件可实现与机械电位计相同的电子调整功能,而且具有增强的分辨率、固态可靠性和出色的低温度系数性能。通过SPI®-兼容串行接口,AD5235具有灵活的编程能力,支持多达16种工作模式和调节模式,其中包括暂存编程、存储器存储和恢复、递增/递减、±6 dB/阶跃对数抽头调整和游标设置回读,同时提供额外的EEMEM1 ,用于存储用户定义信息,如其他元件的存储器数据、查找表、系统标识信息等。...

  信息优势和特点 1024位分辨率 非易失性存储器保存游标设置 上电时利用EEMEM设置刷新 EEMEM恢复时间:140 µs(典型值) 完全单调性工作 端接电阻:10 kΩ、50 kΩ、100 kΩ 永久存储器写保护 游标设置回读功能 预定义线性递增/递减指令 预定义±6 dB/步对数阶梯式递增/递减指令 SPI®兼容型串行接口 3 V至5 V单电源或±2.5 V双电源供电产品详情AD5231是一款采用非易失性存储器*的数字控制电位计**,提供1024阶分辨率。它可实现与机械电位计相同的电子调整功能,而且具有增强的分辨率、固态可靠性和遥控能力。该器件功能丰富,可通过一个标准三线式串行接口进行编程,具有16种工作与调整模式,包括便笺式编程、存储器存储与恢复、递增/递减、±6 dB/步对数阶梯式调整、游标设置回读,并额外提供EEMEM用于存储用户自定义信息,如其它器件的存储器数据、查找表或系统识别信息等。在便笺式编程模式下,可以将特定设置直接写入RDAC寄存器,以设置端子W–A与端子W–B之间的电阻。此设置可以存储在EEMEM中,并在系统上电时自动传输至RDAC寄存器。EEMEM内容可以动态恢复,或者通过外部PR选通脉冲予以恢复;WP功能则可保护EE...

  28是一个EEPROM串行128-Kb SPI器件,内部组织为16kx8位。它具有64字节页写缓冲区,并支持串行外设接口(SPI)协议。通过片选( CS )输入使能器件。此外,所需的总线信号是时钟输入(SCK),数据输入(SI)和数据输出(SO)线。 HOLD 输入可用于暂停与CAT25128设备的任何串行通信。该器件具有软件和硬件写保护功能,包括部分和全部阵列保护。 片上ECC(纠错码)使该器件适用于高可靠性应用。 适用于新产品(Rev. E)。 特性 20 MHz SPI兼容 1.8 V至5.5 V操作 硬件和软件保护 低功耗CMOS技术 SPI模式(0,0& 1,1) 工业温度范围 自定时写周期 64字节页面写缓冲区 块写保护 - 保护1 / 4,1 / 2或所有EEPROM阵列 1,000,000计划/时代se周期 100年数据保留 8引脚SOIC,TSSOP和8焊盘TDFN,UDFN封装 此设备无铅,无卤素/ BFR,符合RoHS标准 其他识别具有永久写保护的页面 应用 汽车系统 通讯系统 计算机系统 消费者系统 工业系统 电路图、引脚图和封装图...

  56是一个EEPROM串行256-Kb SPI器件,内部组织为32kx8位。它具有64字节页写缓冲区,并支持串行外设接口(SPI)协议。通过片选( CS )输入使能器件。此外,所需的总线信号是时钟输入(SCK),数据输入(SI)和数据输出(SO)线。 HOLD 输入可用于暂停与CAT25256设备的任何串行通信。该器件具有软件和硬件写保护功能,包括部分和全部阵列保护。 片上ECC(纠错码)使该器件适用于高可靠性应用。 适用于新产品(Rev. E)。 特性 20 MHz(5 V)SPI兼容 1.8 V至5.5 V电源电压范围 SPI模式(0,0)& (1,1) 64字节页面写缓冲区 具有永久写保护的附加标识页(新产品) 自定时写周期 硬件和软件保护 100年数据保留期 1,000,000个程序/擦除周期 低功耗CMOS技术 块写保护 - 保护1 / 4,1 / 2或整个EEPROM阵列 工业温度范围 8引脚SOIC ,TSSOP和8焊盘UDFN封装 此器件无铅,无卤素/ BFR,以及符合RoHS标准 应用 汽车系统 Communica tions Systems 计算机系统 消费者系统 工业系统 ...

  信息 CAT25040是一个4-kb SPI串行CMOS EEPROM器件,内部组织为512x8位。安森美半导体先进的CMOS技术大大降低了器件的功耗要求。它具有16字节页写缓冲区,并支持串行外设接口(SPI)协议。该器件通过片选()启用。此外,所需的总线信号是时钟输入(SCK),数据输入(SI)和数据输出(SO)线。 输入可用于暂停与CAT25040设备的任何串行通信。该器件具有软件和硬件写保护功能,包括部分和全部阵列保护。 20 MHz(5 V)SPI兼容 1.8 V至5.5 V电源电压范围 SPI模式(0,0和1,1) 16字节页面写入缓冲区 自定时写入周期 硬件和软件保护 块写保护 - 保护1 / 4,1 / 2或整个EEPROM阵列 低功耗CMOS技术 1,000,000编程/擦除周期 100年数据保留 工业和扩展温度范围 PDIP,SOIC,TSSOP 8引脚和TDFN,UDFN 8焊盘封装 这些器件无铅,无卤素/ BFR,符合RoHS标准...

  60是一个EEPROM串行16-Kb SPI器件,内部组织为2048x8位。它们具有32字节页写缓冲区,并支持串行外设接口(SPI)协议。通过片选( CS )输入使能器件。此外,所需的总线信号是时钟输入(SCK),数据输入(SI)和数据输出(SO)线。 HOLD 输入可用于暂停与CAT25160设备的任何串行通信。这些器件具有软件和硬件写保护功能,包括部分和全部阵列保护。 特性 10 MHz SPI兼容 1.8 V至5.5 V电源电压范围 SPI模式(0,0& 1,1) 32字节页面写入缓冲区 自定时写周期 硬件和软件保护 块写保护 - 保护1 / 4,1 / 2或全部EEPROM阵列 低功耗CMOS技术 1,000,000个编程/擦除周期 100年数据保留 工业温度范围 符合RoHS标准的8引脚SOIC,T SSOP和8-pad UDFN软件包 应用 汽车系统 通讯系统 计算机系统 消费者系统 工业系统 电路图、引脚图和封装图...


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